Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，以及数字逻辑系统所完成的逻辑功能。一般分为可综合的设计模块以及用于仿真的激励文件，可综合的模块可以用于硬件电路的实现如最终布局在FPGA，CPLD以及ASIC等芯片上。1990年，Gateway（设计自动化）公司被Cadence公司收购。因此Verilog一直被Cadence EDA 软件维护。
Verilog语言最初是于1983 年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。Verilog 语言于1995 年成为IEEE 标准，称为IEEE Std1364－1995，也就是通常所说的Verilog-95。Verilog-2001是对Verilog-95的一个重大改进版本，它具备一些新的实用功能，例如敏感列表、多维数组、生成语句块、命名端口连接等。目前，Verilog-2001是Verilog的最主流版本，被大多数商业电子设计自动化软件包支持。
Verilog语言和C的区别：
Verilog 是硬件描述语言，在编译下载到 FPGA 之后，会生成电路，所以Verilog 是并行运行的，而C语言是软件编程语言，编译下载到CPU或单片机之后，是存储器中的一组指令。而CPU或单片机处理软件指令需要取指、译码、执行等几个步骤，整个过程是串行执行的。
由于Verilog语法简单，上手快，支持的EDA工具多，生态良好，一次获得广大工程师的青睐。学习和使用FPGA，数字IC设计，Verilog HDL是广大设计及验证工程的必备的语言之一。同时熟练掌握Verilog,加深对数字系统设计的理解，对于学习VHDL，System Verilog HDL 等硬件描述语言，有极大的借鉴作用。
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本篇文章介绍了verilog语言的发源历史、功能作用、与c语言的区别等等，是很好的科普性知识，感谢老师的精心编写！