在DDR控制器的最后阶段是设置FPGA的IO管脚的锁定。如图1所示。
图1
1. 在图1中选择PIN/BANK，
-
选择新设计（New Design）
该选项用来评估最好的设计方案，一般在FPGA硬件电路设计之前用来作整体评估。该选项可以看到FPGA哪些BANK支持DDR3接口，结合总体的系统设计应该使用哪个BANK或哪几个BANKs作为DDR3的控制器接口，对于系统选择的器件xc7a100t可用的BANKs如图2所示。其中BANK14，BANK15是包含了许多FPGA上电配置管脚，如果选择了这两个BANK，XDC文件应该确认不会与配置管脚冲出，最好生成DDR控制器后，在Vivado下综合，以确保可以使用。
图2
-
Fixed Pin Out选项
如果是打开已经设计的DDR控制器作局部修改选择Fixed Pin Out。 或者硬件电路已经设计完成，PINs和BANKs已经固定，此时选择Fixed Pin Out。由于开发板选择使用了BANK13。 点击Next,如图4所示。
图3是FII-PRX100-D开发板FPGA与DDR3管脚相连接的原理图部分，由于原理图中FPGA管脚与DDR3的管脚已经在硬件上实现了，因此选择Fixed Pin Out后可以根据图3所示的硬件连接关系在图4中修改BANK，T0-T3,以及每个管脚的锁定。
图3
图4
如果有XDC文件，也可以在图4中也可以选择XDC文件，如图5
图5
最终所有的管脚，BANK，T0-T3全部锁定后如图6所示，
图6
在图6中点击Validate,验证管脚锁定的有效性，如果有错误，可以根据提示信息修改错误。点击Save PinOut，可以将管脚信息以UCF的格式存储，将来可以在ISE进程开发环境下使用。验证无误后点击NEXT，弹出界面如图7所示。
图7
图7中关于sys_rst,init_calib_complete，tg_compare_error，可以选择No Connect，也可以选择某个Bank的某个管脚如按键，指示灯等进行测试。点击Next，弹出图8界面。
图8
图8 给出了以上各个步骤的设计信息总结。点击Next，如图9，图10所示。
图9
图10
图10中选择Accept ，点击Next，直到最后的界面如图11，点击Generate，生成DDR3控制器。
图11
在图12的界面中点击Generate，最后在工程界面生成ddr3_intf IP核，如图12所示。
图12
图13
至此完成DDR3 IP核的生成，后续文章中会介绍ddr3_intf IP 核的使用。
