DDR3控制器接口与使用

在完成DDR3控制器生成后，展开新生成ddr3_intf IP核并打开ddr3_intf.v文件，如图1所示。ddr3_intf是新生成的DDR3控制器的IP核。该IP核起到了在APP与DDR3芯片接口之间桥梁的作用。如果仅仅在FPGA上使用DDR3, 学会使用APP与DDR3控制器之间的接口和数据交互是必须要掌握的技能。当然该IP核源文件都可以阅读，是学习DDR3控制器开发的最好范例。

图1

在图1右边的文本编辑框中可以看到DDR3的输入输出接口，APP与DDR3控制器接口的框图见图-2。下面将以ddr3_intf IP 核为基础新建测试DDR3的应用与测试文件。操作步骤如下。

1. 新建测试文件新建测试文件ddr3_top.v.

• 将ddr3_intf.v的输入、输出部分复制到ddr3_top.v的输入输出部分，并在ddr3_top.v文件中例化ddr3_intf。
• 新建PLL（sys_pll）并例化。PLL的输入时钟为50MHz, 输出时钟clk_out1为100Mhz作为系统时钟；输出时钟clk_out2为DDR3控制器的参考时钟，时钟频率为200Mhz。如图2所示。

图2

2. ddr3_top.v的代码如下：

module DDR3_top
(

  input                             inclk,
    // Memory interface ports
  output    [13:0]                  ddr3_addr,      // output [13:0]		ddr3_addr
  output    [2:0]                   ddr3_ba,        // output [2:0]		ddr3_ba
  output                            ddr3_cas_n,     // output			ddr3_cas_n
  output                            ddr3_ck_n,      // output [0:0]		ddr3_ck_n
  output                            ddr3_ck_p,      // output [0:0]		ddr3_ck_p
  output                            ddr3_cke,       // output [0:0]		ddr3_cke
  output                            ddr3_ras_n,     // output			ddr3_ras_n
  output                            ddr3_reset_n,   // output			ddr3_reset_n
  output                            ddr3_we_n,      // output			ddr3_we_n
  inout     [15:0]                  ddr3_dq,        // inout [15:0]		ddr3_dq
  inout    [1:0]                    ddr3_dqs_n,     // inout [1:0]		ddr3_dqs_n
  inout    [1:0]                    ddr3_dqs_p,     // inout [1:0]		ddr3_dqs_p
  
      
  output    [1:0]                   ddr3_dm,                    // output [1:0]		ddr3_dm
  output    [0:0]                   ddr3_odt 
  
               
);



  wire                          init_calib_complete ; // output			init_calib_complete

  wire      [26:0]              app_addr;           // input [26:0]		app_addr  
  wire      [2:0]               app_cmd;             // input [2:0]		app_cmd
  wire                          app_en;           // input				app_en
  wire                          app_rdy;            // output			app_rdy
  
  wire      [127:0]             app_wdf_data;        // input [127:0]		app_wdf_data
  wire                          app_wdf_end;        // input				app_wdf_end
  wire                          app_wdf_wren;       // input				app_wdf_wren
  wire                          app_wdf_rdy ;      // output			app_wdf_rdy
   wire     [15:0]              app_wdf_mask;     // input [15:0]		app_wdf_mask
  
  wire      [127:0]             app_rd_data;        // output [127:0]		app_rd_data
  wire                          app_rd_data_end;    // output			app_rd_data_end
  wire                          app_rd_data_valid ;  // output			app_rd_data_valid
 
  


 // reg                               app_sr_req       ;       // input			app_sr_req
 // reg                               app_ref_req    ;      // input			app_ref_req
 // reg                               app_zq_req    ;      // input			app_zq_req
//  wire                              app_sr_active  ;    // output			app_sr_active
//  wire                              app_ref_ack;     // output			app_ref_ack
//  wire                              app_zq_ack;      // output			app_zq_ack
  wire                              ui_clk   ;           // output			ui_clk
  wire                              ui_clk_sync_rst; // output			ui_clk_sync_rst

    // System Clock Ports
  wire                              sys_clk;  //4?1  100M
    // Reference Clock Ports
  wire                              clk_ref ;//200M
  wire                              pll_locked;
          
  wire          nsys_rst=pll_locked;
  
sys_pll  sys_pll_inst
 (
  // Clock out ports
.clk_out1   (sys_clk),//ratio 2:1 200M,4:1 ---100Mhz 
.clk_out2   (clk_ref),//200M
  // Status and control signals
.reset      (1'b0),
.locked     (pll_locked),
 // Clock in ports
.clk_in1    (inclk)   //50M
 );


 ddr3_intf u_ddr3_intf (

    // Memory interface ports
    .ddr3_addr                      (ddr3_addr),  // output [13:0]		ddr3_addr
    .ddr3_ba                        (ddr3_ba),  // output [2:0]		ddr3_ba
    .ddr3_cas_n                     (ddr3_cas_n),  // output			ddr3_cas_n
    .ddr3_ck_n                      (ddr3_ck_n),  // output [0:0]		ddr3_ck_n
    .ddr3_ck_p                      (ddr3_ck_p),  // output [0:0]		ddr3_ck_p
    .ddr3_cke                       (ddr3_cke),  // output [0:0]		ddr3_cke
    .ddr3_ras_n                     (ddr3_ras_n),  // output			ddr3_ras_n
    .ddr3_reset_n                   (ddr3_reset_n),  // output			ddr3_reset_n
    .ddr3_we_n                      (ddr3_we_n),  // output			ddr3_we_n
    .ddr3_dq                        (ddr3_dq),  // inout [15:0]		ddr3_dq
    .ddr3_dqs_n                     (ddr3_dqs_n),  // inout [1:0]		ddr3_dqs_n
    .ddr3_dqs_p                     (ddr3_dqs_p),  // inout [1:0]		ddr3_dqs_p
   
      
    .ddr3_dm                        (ddr3_dm),  // output [1:0]		ddr3_dm
    .ddr3_odt                       (ddr3_odt),  // output [0:0]		ddr3_odt
    
    // Application interface ports
    .init_calib_complete            (init_calib_complete),  // output			init_calib_complete
    
    .app_addr                       (app_addr),  // input [27:0]		app_addr
    .app_cmd                        (app_cmd),  // input [2:0]		app_cmd
    .app_en                         (app_en),  // input				app_en
    .app_rdy                        (app_rdy),  // output			app_rdy
    
    
    .app_wdf_data                   (app_wdf_data),  // input [127:0]		app_wdf_data
    .app_wdf_end                    (app_wdf_end),  // input				app_wdf_end
    .app_wdf_wren                   (app_wdf_wren),  // input				app_wdf_wren
    .app_wdf_rdy                    (app_wdf_rdy),  // output			app_wdf_rdy
    .app_wdf_mask                   (app_wdf_mask),  // input [15:0]		app_wdf_mask
    
    .app_rd_data                    (app_rd_data),  // output [127:0]		app_rd_data
    .app_rd_data_end                (app_rd_data_end),  // output			app_rd_data_end
    .app_rd_data_valid              (app_rd_data_valid),  // output			app_rd_data_valid
  
  
    .app_sr_req                     (1'b0),  // input			app_sr_req
    .app_ref_req                    (1'b0),  // input			app_ref_req
    .app_zq_req                     (1'b0),  // input			app_zq_req
    .app_sr_active                  (),  // output			app_sr_active
    .app_ref_ack                    (),  // output			app_ref_ack, refresh
    .app_zq_ack                     (),  // output			app_zq_ack
    
    .ui_clk                         (ui_clk),  // output			ui_clk
    .ui_clk_sync_rst                (ui_clk_sync_rst),  // output			ui_clk_sync_rst
    
    // System Clock Ports
    .sys_clk_i                       (sys_clk),
    // Reference Clock Ports
    .clk_ref_i                      (clk_ref),// reference
    .sys_rst                        (nsys_rst) // input sys_rst
    );
    
  //application   
ddr_rd_wr  ddr_rd_wr_inst
(
.app_addr           (app_addr), 
.app_cmd            (app_cmd), 
.app_en             (app_en), 
.app_rdy            (app_rdy),

.app_wdf_data       (app_wdf_data), 
.app_wdf_end        (app_wdf_end), 
.app_wdf_wren       (app_wdf_wren), 
.app_wdf_rdy        (app_wdf_rdy), 
.app_wdf_mask       (app_wdf_mask),

.app_rd_data        (app_rd_data),
.app_rd_data_end    (app_rd_data_end),
.app_rd_data_valid  (app_rd_data_valid),

.clk                (ui_clk),   //100M
.rst_n              (!ui_clk_sync_rst),
.error_flag         (error_flag),
.end_flag           (end_flag)    

);

endmodule

ddr3_top.v的文件中 ddr_rd_wr例化部分是新建文件ddr_rd_wr.v,该文件利用ddr_intf接口进行DDR3存储器读写测试, 后面的章节会详细介绍.

3. DDR 控制器接口描述：

表1

表2

表3

DDR3控制器的主要接口分为3组,分别地址命令的写入, 读数据命令,写数据命令. 注意这些接口主要用于FPGA内部应用程序与DDR控制器的接口，而不是FPGA应用程序与DDR3芯片的直接接口.其它的接口有refresh和ZQ calibration接口也是需要APP通过DDR控制器发给DDR3 SDRAM芯片. 通过以上接口可以实现APP与DDR_CTRL 中FIFO的交互. DDR控制器控制FIFO的另一端与DDR3芯片交互.

FPGA内APP与DDR控制器接口示意图,如图2,

图2  FPGA_APP 与DDR控制器主要接口示意图

总结：在以生成的DDR控制器的基础上，学习APP-DDR Control之间的接口，例化DDR3控制器，并插入读写模块形成完整的应用程序。更过的内容请阅读后续文章。