上节内容讲解了状态机的基本理论、分类以及在数字电路…
1.FPGA固化/烧录程序到FLASH原理 在使用…
在日常生活或工作中希望在特定条件下有步骤的做事，计…
文章 Xilinx专用设计代码风格中提到从FPGA…
STARTUPE2 在spi flash 上的使用…
提高数字系统设计性能–数字设计算法与V…
FII_RISCV_V2.01.002版本详情如下…
在fpga 设计中， 我们有时需要对输入的时钟进行…
在学习本节课之前需要一些预备知识：文章Verilo…
之前学习了许多和Verilog文件操作相关的函数，…
Vivado下FIFO IP核除了文章FIFO I…
1. 下示的工程中8-bit宽的 2 对 1 多路…
接下来的问题是一个系列，由简单的小电路逐渐组合成完…
1 RGB色彩空间 RGB 是英文（RED，GRE…
随着人们对对视频显示的需求，同时电子芯片的制造技术…
图像显示的种类比较多，随着计算机行业的发展已经硬件…
1. 建立一个没有input和一个output的电…
在课程高速通信中的信道编码–加扰与解扰 中，我们学…
在上篇文章中，我们讨论并实现了加性/加扰的算法，原…
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当我们学习过以太网的相关知识，学习了以太网模块IP…
在以太网PHY 之 MDIO接口及应用文章中，我们…
MDIO 接口是以太网中MAC 层和 PHY 的控…
在我们学习过7段数码管的fpga设计后， 掌握的数…
之前的课程中，我们实现了高速通信分层设计̵…
在之前的章节中，我们学习了高速通信的发送，接收等模…
在上节课Vivado真双端口（TDP）RAM IP…
在讲解清楚了通信分层的概念和PCS子层编码后，由于…
前几节课在Vivado下学习并使用了ROM IP核…
正弦波（sine wave）在工程中有着重要的意义…
在上节课Vivado Block ROM 的生成与…
在Vivado下，Xilinx公司提供了很多实用的…
Quartus 中，提供一个功能：In-Syste…
在之前的算法中，算法执行的速度还是有些慢， 我们设…
在 Verilog实现16进制到10进制（BCD）…
1. 工程代码下载: FPGA_DDR3_IO 2…
如果在FPGA配置之后仍然想访问非通用输入输出的管…
上一篇文章Vivado软件的使用中简单介绍了创建，…
经过前面几个步骤的分析与设计，目前对于各个模块的抽…
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图1 调度或资源分配，由于需要显示的…
当我们定义了一个向量，在使用这个向量时，可能是整个…
1. eth_phy_core.v eth_phy…
top.v 是整个网络综合实验工程的顶层模块，如图…
网络综合实验中核心设计框架组成结构: …
在前面的几节课程中， 我们介绍了$display，…
因为在论坛上有书写格式和展现形式的限…
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当我们实现以太网相关的实现中，需要使用操作系统的相…