I2C接口在小颗非易失性存储芯片EEPROM上经常…
这两种设计有什么区别，哪个才更合适。 第一种是第一…
本文主要给大家介绍如何在仿真中使用forkR…
在SPI接口的EEPROM的原理与使用中给大家介绍…
上节内容讲解了状态机的基本理论、分类以及在数字电路…
1.FPGA固化/烧录程序到FLASH原理 在使用…
在日常生活或工作中希望在特定条件下有步骤的做事，计…
文章 Xilinx专用设计代码风格中提到从FPGA…
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FII_RISCV_V2.01.002版本详情如下…
在学习本节课之前需要一些预备知识：文章Verilo…
之前学习了许多和Verilog文件操作相关的函数，…
Vivado下FIFO IP核除了文章FIFO I…
1. 下示的工程中8-bit宽的 2 对 1 多路…
接下来的问题是一个系列，由简单的小电路逐渐组合成完…
1. 在UART通信协议中，每个数据字节都有一个起…
1. 用两段式或三段式状态机代码描述实现下图摩尔状…
1. 时序电路下实现一个带有高电平同步复位信号（复…
1. 根据下图给出的波形图，构建输出输出out的逻…
1. “ ？ ” 是三目操作符，也可以像if和ca…
wireshark： [content_contr…
1. 使用assign和always块来实现或（O…
1. 模块例化，将下列模块sub_mod在顶层模块…
1. 构建有一个 3-bit input的电路，然…
上一篇文章示波器的功能介绍示波器的基本功能，本文将…
上一篇文章示波器的基本知识介绍了示波器的基本知识，…
示波器（oscilloscope）是硬件工程师常用…
在上节课Vivado真双端口（TDP）RAM IP…
前几节课在Vivado下学习并使用了ROM IP核…
正弦波（sine wave）在工程中有着重要的意义…
在上节课Vivado Block ROM 的生成与…
在Vivado下，Xilinx公司提供了很多实用的…
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上一篇文章Vivado软件 调试工具的使用初步中简…
如果在FPGA配置之后仍然想访问非通用输入输出的管…
一、FPGA与Verilog课程简介 FPGA与V…
1. eth_phy_core.v eth_phy…
top.v 是整个网络综合实验工程的顶层模块，如图…
网络综合实验中核心设计框架组成结构: …
在网络综合设计中，IP层发送模块中将数据写入MAC…
// Module Name: eth_mac_r…
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图1所示为网络综合实验框图，其中红框部分是MAC层…
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