在Vivado控制器的生成步骤选择了DDR3选项之…
在以太网中出现了各种类型，包括不同的速度，不同的介…
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由于DDR3底层操控的复杂性，因此FPGA编程时一…
1. DDR3 读时序 DDR3的读时序如图1所示…
由于DDR3速度高、吞吐量大、双边沿、命令复杂、从…
如果在FPGA配置之后仍然想访问非通用输入输出的管…
由于DDR3 SDRAM速度高，数据吞吐量大因此对…
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DDR3用到许多与时间相关的参数，列举并解释如下如…
DDR3存储器的读/写，刷新等都是按照一定的状态执…
一、FPGA与Verilog课程简介 FPGA与V…
SDRAM或DDR SDRAM 的内部结构如图1所…
在FPGA设计中经常会处理数据对齐以及数据与时钟对…
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上一篇文章Vivado软件的使用中简单介绍了创建，…
经过前面几个步骤的分析与设计，目前对于各个模块的抽…
经过前面几个步骤的分析与设计，目前对于各个模块的抽…
图1 调度或资源分配，由于需要显示的…
当我们定义了一个向量，在使用这个向量时，可能是整个…
1. eth_phy_core.v eth_phy…
top.v 是整个网络综合实验工程的顶层模块，如图…
网络综合实验中核心设计框架组成结构: …
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在前面的几节课程中， 我们介绍了$display，…
因为在论坛上有书写格式和展现形式的限…
因为在论坛上有书写格式和展现形式的限…
当我们实现以太网相关的实现中，需要使用操作系统的相…
当从应用层得到数据时， eth_udp_tx.v …
当以太网包数据被正确接收后， 解析出正确的IP地址…
eth_ip_tx.v 模块是从UDP_TX_DR…
在网络综合设计中，IP层发送模块中将数据写入MAC…
// Module Name: eth_mac_r…
IP层接收工程在网络综合实验架构中的位置如图1所示…
在以太网工程中， 我们使用了很多双端口RAM IP…
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图1所示为网络综合实验框图，其中红框部分是MAC层…
DDR（double data rate）是指相对…
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在局域网中目前物理层（Phy）芯片基本都支持10M…
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MAC（Media Access Control，…
CRC逻辑电路设计 前导课程分析了CRC根据生成多…
在网络开发、调试、测量、维修中，了解互联网网线及接…
10b/8b解码VHDL实现及Verilog接口 …
8b/10b编码VHDL语言实现及Verilog …
物理层芯片除了使用MII接口与MAC交换数据外，还…
网络物理层分为3个子层：物理编码子层PCS，物理媒…