作者：飞翔 在学习了一段时间Verilog语言设计…
在当代的通信网络中为了满足人们的生活和工作的需求，…
System Verilog 的类不仅提供了数据定…
I2C接口在小颗非易失性存储芯片EEPROM上经常…
这两种设计有什么区别，哪个才更合适。 第一种是第一…
本文主要给大家介绍如何在仿真中使用forkR…
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在使用Xilinx 7 系列FPGA开发 时，往往…
1、我们经常会使用PLL产生的locked信号作为…
由于在创建Vivado工程，编写文件，使用路径时使…
在SPI接口的EEPROM的原理与使用中给大家介绍…
1.sext 将数据进行有符号位扩展，是将负数用补…
上节内容讲解了状态机的基本理论、分类以及在数字电路…
1.FPGA固化/烧录程序到FLASH原理 在使用…
在日常生活或工作中希望在特定条件下有步骤的做事，计…
文章 Xilinx专用设计代码风格中提到从FPGA…
STARTUPE2 在spi flash 上的使用…
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提高数字系统设计性能–数字设计算法与V…
FII_RISCV_V2.01.002版本详情如下…
在fpga 设计中， 我们有时需要对输入的时钟进行…
在学习本节课之前需要一些预备知识：文章Verilo…
之前学习了许多和Verilog文件操作相关的函数，…
Vivado下FIFO IP核除了文章FIFO I…
1. 下示的工程中8-bit宽的 2 对 1 多路…
接下来的问题是一个系列，由简单的小电路逐渐组合成完…
1. 在UART通信协议中，每个数据字节都有一个起…
1. 用两段式或三段式状态机代码描述实现下图摩尔状…
1 RGB色彩空间 RGB 是英文（RED，GRE…
1. 时序电路下实现一个带有高电平同步复位信号（复…
1. 根据下图给出的波形图，构建输出输出out的逻…
1. “ ？ ” 是三目操作符，也可以像if和ca…
wireshark： [content_contr…
1. 使用assign和always块来实现或（O…
随着人们对对视频显示的需求，同时电子芯片的制造技术…
1. 模块例化，将下列模块sub_mod在顶层模块…
图像显示的种类比较多，随着计算机行业的发展已经硬件…
1. 构建有一个 3-bit input的电路，然…
在时序约束中，对于input delay的约束也至…
1. 建立一个没有input和一个output的电…
在课程高速通信中的信道编码–加扰与解扰 中，我们学…
Xilinx FPGA 在使用Vivado软件开…
在对FPGA进行约束时,分为物理约束和时序约束两种…
在上篇文章中，我们讨论并实现了加性/加扰的算法，原…
时序分析一般指当一个信号从输入到输出的总延迟有限制…
在工程设计的逻辑描述后，整个工程的设计并没有完全结…
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在串行高速通信的发送端加入乒乓Buffer缓冲后，…
当我们学习过以太网的相关知识，学习了以太网模块IP…